晶圆制造公司排名

1. 晶圆制造公司排名

亲亲您好，很高兴为您服务：晶圆制造公司排名第56，引用市场研究机构Knometa Research的数据报道称，2021年三星半导体晶圆产能和市占率排全球第一，其次是台积电、美光、SK 海力士和铠侠。五家企业市占率合计达57%，只有台积电为纯晶圆代工厂。数据显示，截至2021年底，全球晶圆产能排名前五的半导体公司，每月晶圆总产能相当于12,217,000 片8吋晶圆，比2020 年底成长10%。同期前五半导体公司晶圆总产能占比也从56% 上升到57%，提升1 个百分点截至2021年底，三星晶圆月产能为405 万片8 吋晶圆，与2020 年底336.4 万片相比增长20%，市占率也从2020 年底17% 成长到2021 年底的19%。台积电以每月280 万片8 吋晶圆产能居第二，市占为13%，与2020 年持平。且台积电为纯晶圆代工企业。美国存储芯片大厂美光以每月205 万片8吋晶圆产能居第三，市占为10%。SK 海力士排名第四，每月198 万片8 吋晶圆产能，市占9%。最后是日本铠侠，每月总产能为133 万片8 吋晶圆，市占6%。与一年前相比，两家公司市占均下跌1 个百分点。需要指出的是，此统计数据并未涵盖SK海力士与英特尔的交易，即未将原英特尔中国大连的晶圆厂产能划入SK海力士的产能。感谢您的信任，以上是我的回复，希望可以帮到您，祝您生活愉快。【摘要】
晶圆制造公司排名【提问】
亲亲您好，很高兴为您服务：晶圆制造公司排名第56，引用市场研究机构Knometa Research的数据报道称，2021年三星半导体晶圆产能和市占率排全球第一，其次是台积电、美光、SK 海力士和铠侠。五家企业市占率合计达57%，只有台积电为纯晶圆代工厂。数据显示，截至2021年底，全球晶圆产能排名前五的半导体公司，每月晶圆总产能相当于12,217,000 片8吋晶圆，比2020 年底成长10%。同期前五半导体公司晶圆总产能占比也从56% 上升到57%，提升1 个百分点截至2021年底，三星晶圆月产能为405 万片8 吋晶圆，与2020 年底336.4 万片相比增长20%，市占率也从2020 年底17% 成长到2021 年底的19%。台积电以每月280 万片8 吋晶圆产能居第二，市占为13%，与2020 年持平。且台积电为纯晶圆代工企业。美国存储芯片大厂美光以每月205 万片8吋晶圆产能居第三，市占为10%。SK 海力士排名第四，每月198 万片8 吋晶圆产能，市占9%。最后是日本铠侠，每月总产能为133 万片8 吋晶圆，市占6%。与一年前相比，两家公司市占均下跌1 个百分点。需要指出的是，此统计数据并未涵盖SK海力士与英特尔的交易，即未将原英特尔中国大连的晶圆厂产能划入SK海力士的产能。感谢您的信任，以上是我的回复，希望可以帮到您，祝您生活愉快。【回答】

2. 晶圆厂半导体公司排名

三星半导体晶圆产能和市占率排全球第一，其次是台积电、美光、SK海力士和铠侠。

三星半导体公司：

截至2021年底，三星晶圆月产能为405万片8吋晶圆，与2020年底336.4万片相比增长20%，市占率也从2020年底17%成长到2021年底的19%。

台积电公司：

台积电以每月280万片8吋晶圆产能居第二，市占为13%，与2020年持平。且台积电为纯晶圆代工企业。

美国存储芯片大厂：

美光以每月205万片8吋晶圆产能居第三，市占为10%。

SK海力士公司：

排名第四，每月198万片8吋晶圆产能，市占9%。

日本铠侠公司：

每月总产能为133万片8吋晶圆，市占6%。与一年前相比，两家公司市占均下跌1个百分点。

晶圆的含义：

晶圆（wafer）是制造半导体器件的基础性原材料。极高纯度的半导体经过拉晶、切片等工序制备成为晶圆。

晶圆经过一系列半导体制造工艺形成极微小的电路结构，再经切割、封装、测试成为芯片，广泛应用到各类电子设备当中。

晶圆材料经历了60余年的技术演进和产业发展，形成了当今以硅为主、新型半导体材料为补充的产业局面。

3. 晶圆厂和芯片厂的区别

晶圆厂和芯片厂是两个不同的工序。
晶圆厂在半导体行业来说称为前道工序,是指在单晶硅片上加工半导体器件的生产工序，每个硅片上有成千上万个同样的集成电路等器件。
芯片厂主要是通过流水线加工芯片，并进行设备组装。

4. 晶圆简介及详细资料

 基本简介  晶圆的原始材料是矽，而地壳表面有用之不竭的二氧化矽。二氧化矽矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶矽，其纯度高达99.999999999%。晶圆制造厂再把此多晶矽融解，再于融液里种入籽晶，然后将其慢慢拉出，以形成圆柱状的单晶矽晶棒，由于矽晶棒是由一颗晶面取向确定的籽晶在熔融态的矽原料中逐渐生成，此过程称为“长晶”。矽晶棒再经过切段，滚磨，切片，倒角，抛光，雷射刻，包装后，即成为积体电路工厂的基本原料——矽晶圆片，这就是“晶圆”。
    基本原料  矽是由石英沙所精练出来的，晶圆便是矽元素加以纯化（99.999%），接着是将些纯矽制成矽晶棒，成为制造积体电路的石英半导体的材料，经过照相制版，研磨，抛光，切片等程式，将多晶矽融解拉出单晶矽晶棒，然后切割成一片一片薄薄的晶圆。会听到几寸的晶圆厂，如果矽晶圆的直径越大，代表着这座晶圆厂有较好的技术。另外还有scaling技术可以将电晶体与导线的尺寸缩小，这两种方式都可以在一片晶圆上，制作出更多的矽晶粒，提高品质与降低成本。所以这代表6寸、8寸、12寸晶圆当中，12寸晶圆有较高的产能。当然，生产晶圆的过程当中，良品率是很重要的条件。
    制造过程  晶圆制造厂再把许多晶矽融解，再于融液里种入籽晶，然后将其慢慢拉出，以形成圆柱状的单晶矽晶棒，由于矽晶棒是由一颗晶面取向确定的籽晶在熔融态的矽原料中逐渐生成，此过程称为“长晶”。矽晶棒再经过切段，滚磨，切片，倒角，抛光，雷射刻，包装后，即成为积体电路工厂的基本原料——矽晶圆片，这就是“晶圆”。
  制造工艺  表面清洗    晶圆表面附着一层大约2um的Al2O3和甘油混合液保护之,在制作前必须进行化学刻蚀和表面清洗。
  初次氧化  有热氧化法生成SiO2 缓冲层，用来减小后续中Si3N4对晶圆的应力氧化技术：干法氧化Si(固)+O2 à SiO2(固)和湿法氧化Si(固)+2H2O à SiO2(固)+2H2。干法氧化通常用来形成，栅极二氧化矽膜，要求薄，界面能级和固定电荷密度低的薄膜。干法氧化成膜速度慢于湿法。湿法氧化通常用来形成作为器件隔离用的比较厚的二氧化矽膜。当SiO2膜较薄时，膜厚与时间成正比。SiO2膜变厚时，膜厚与时间的平方根成正比。因而，要形成较厚SiO2膜，需要较长的氧化时间。SiO2膜形成的速度取决于经扩散穿过SiO2膜到达矽表面的O2及OH基等氧化剂的数量的多少。湿法氧化时，因在于OH基SiO2膜中的扩散系数比O2的大。氧化反应，Si 表面向深层移动，距离为SiO2膜厚的0.44倍。因此，不同厚度的SiO2膜，去除后的Si表面的深度也不同。SiO2膜为透明，通过光干涉来估计膜的厚度。这种干涉色的周期约为200nm，如果预告知道是几次干涉，就能正确估计。对其他的透明薄膜，如知道其折射率，也可用公式计算出(dSiO2)/(dox)=(nox)/(nSiO2)。SiO2膜很薄时，看不到干涉色，但可利用Si的疏水性和SiO2的亲水性来判断SiO2膜是否存在。也可用干涉膜计或椭圆仪等测出。SiO2和Si界面能级密度和固定电荷密度可由MOS二极体的电容特性求得。(100)面的Si的界面能级密度最低，约为10E+10-- 10E+11/cm ?2.eV-1 数量级。(100)面时，氧化膜中固定电荷较多，固定电荷密度的大小成为左右阈值的主要因素。
   
  热CVD  热CVD(HotCVD)/(thermalCVD)
  此方法生产性高，梯状敷层性佳(不管多凹凸不平，深孔中的表面亦产生反应，及气体可到达表面而附着薄膜)等，故用途极广。膜生成原理，例如由挥发性金属卤化物(MX)及金属有机化合物(MR)等在高温中气相化学反应(热分解，氢还原、氧化、替换反应等)在基板上形成氮化物、氧化物、碳化物、矽化物、硼化物、高熔点金属、金属、半导体等薄膜方法。因只在高温下反应故用途被限制，但由于其可用领域中，则可得致密高纯度物质膜，且附着强度极强，若用心控制，则可得安定薄膜即可轻易制得触须(短纤维)等，故其套用范围极广。热CVD法也可分成常压和低压。低压CVD适用于同时进行多片基片的处理，压力一般控制在0.25-2.0Torr之间。作为栅电极的多晶矽通常利用HCVD法将SiH4或Si2H。气体热分解（约650oC）淀积而成。采用选择氧化进行器件隔离时所使用的氮化矽薄膜也是用低压CVD法，利用氨和SiH4 或Si2H6反应面生成的，作为层间绝缘的SiO2薄膜是用SiH4和O2在400--4500oC的温度下形成SiH4+O2-SiO2+2H2或是用Si(OC2H5)4(TEOS:tetra ethoxy silanc)和O2在750oC左右的高温下反应生成的，后者即采用TEOS形成的SiO2膜具有台阶侧面部被覆性能好的优点。前者，在淀积的同时导入PH3 气体，就形成磷矽玻璃（ PSG： phosphor silicate glass）再导入B2H6气体就形成BPSG(borro ? phosphor silicate glass)膜。这两种薄膜材料，高温下的流动性好，广泛用来作为表面平坦性好的层间绝缘膜。
  热处理  在涂敷光刻胶之前，将洗净的基片表面涂上附着性增强剂或将基片放在惰性气体中进行热处理。这样处理是为了增加光刻胶与基片间的粘附能力，防止显影时光刻胶图形的脱落以及防止湿法腐蚀时产生侧面腐蚀(sideetching)。光刻胶的涂敷是用转速和镟转时间可自由设定的甩胶机来进行的。首先、用真空吸引法将基片吸在甩胶机的吸盘上，把具有一定粘度的光刻胶滴在基片的表面，然后以设定的转速和时间甩胶。由于离心力的作用，光刻胶在基片表面均匀地展开，多余的光刻胶被甩掉，获得一定厚度的光刻胶膜，光刻胶的膜厚是由光刻胶的粘度和甩胶的转速来控制。所谓光刻胶，是对光、电子束或X线等敏感，具有在显影液中溶解性的性质，同时具有耐腐蚀性的材料。一般说来，正型胶的分辩率高，而负型胶具有感光度以及和下层的粘接性能好等特点。光刻工艺精细图形(分辩率，清晰度)，以及与其他层的图形有多高的位置吻合精度(套刻精度)来决定，因此有良好的光刻胶，还要有好的曝光系统。
  除氮化矽  此处用干法氧化法将氮化矽去除
  离子注入  离子布植将硼离子 (B+3) 透过 SiO2 膜注入衬底，形成P型阱离子注入法是利用电场加速杂质离子，将其注入矽衬底中的方法。离子注入法的特点是可以精密地控制扩散法难以得到的低浓度杂质分布。MOS电路制造中，器件隔离工序中防止寄生沟道用的沟道截断，调整阀值电压用的沟道掺杂， CMOS的阱形成及源漏区的形成，要采用离子注入法来掺杂。离子注入法通常是将欲掺入半导体中的杂质在离子源中离子化， 然后将通过质量分析磁极后选定了离子进行加速，注入基片中。 退火处理 
    去除光刻胶放高温炉中进行退火处理 以消除晶圆中晶格缺陷和内应力，以恢复晶格的完整性。使植入的掺杂原子扩散到替代位置，产生电特性。 去除氮化矽层 
  用热磷酸去除氮化矽层，掺杂磷 (P+5) 离子，形成 N 型阱，并使原先的SiO2 膜厚度增加，达到阻止下一步中n 型杂质注入P 型阱中。
   去除SIO2层 
  退火处理，然后用 HF 去除 SiO2 层。 干法氧化法 
  干法氧化法生成一层SiO2 层，然后LPCVD 沉积一层氮化矽。此时P 阱的表面因SiO2 层的生长与刻蚀已低于N 阱的表面水平面。这里的SiO2 层和氮化矽的作用与前面一样。接下来的步骤是为了隔离区和栅极与晶面之间的隔离层。 光刻技术和离子刻蚀技术 
  利用光刻技术和离子刻蚀技术，保留下栅隔离层上面的氮化矽层。 湿法氧化 
  生长未有氮化矽保护的 SiO2 层，形成 PN 之间的隔离区。 生成SIO2薄膜 
  热磷酸去除氮化矽，然后用 HF 溶液去除栅隔离层位置的 SiO2 ，并重新生成品质更好的 SiO2 薄膜 , 作为栅极氧化层。 氧化 
  LPCVD 沉积多晶矽层，然后涂敷光阻进行光刻，以及等离子蚀刻技术，栅极结构，并氧化生成 SiO2 保护层。 形成源漏极 
  表面涂敷光阻，去除 P 阱区的光阻，注入砷 (As) 离子，形成 NMOS 的源漏极。用同样的方法，在 N 阱区，注入 B 离子形成 PMOS 的源漏极。 沉积 
  利用 PECVD 沉积一层无掺杂氧化层，保护元件，并进行退火处理。 沉积掺杂硼磷的氧化层 
  含有硼磷杂质的SiO2 层，有较低的熔点，硼磷氧化层(BPSG) 加热到800 oC 时会软化并有流动特性，可使晶圆表面初级平坦化。 深处理 
  溅镀第一层金属利用光刻技术留出金属接触洞，溅镀钛+ 氮化钛+ 铝+ 氮化钛等多层金属膜。离子刻蚀出布线结构，并用PECVD 在上面沉积一层SiO2 介电质。并用SOG (spin on glass) 使表面平坦，加热去除SOG 中的溶剂。然后再沉积一层介电质，为沉积第二层金属作准备。
  （1） 薄膜的沉积方法根据其用途的不同而不同，厚度通常小于 1um 。有绝缘膜、半导体薄膜、金属薄膜等各种各样的薄膜。薄膜的沉积法主要有利用化学反应的CVD(chemical vapor deposition) 法以及物理现象的PVD(physical vapor deposition) 法两大类。CVD 法有外延生长法、HCVD ， PECVD 等。PVD 有溅射法和真空蒸发法。一般而言， PVD 温度低，没有毒气问题； CVD 温度高，需达到1000 oC 以上将气体解离，来产生化学作用。PVD 沉积到材料表面的附着力较CVD 差一些， PVD 适用于在光电产业，而半导体制程中的金属导电膜大多使用PVD 来沉积，而其他绝缘膜则大多数采用要求较严谨的CVD 技术。以PVD 被覆硬质薄膜具有高强度，耐腐蚀等特点。
  （2） 真空蒸发法（ Evaporation Deposition ）采用电阻加热或感应加热或者电子束等加热法将原料蒸发淀积到基片上的一种常用的成膜方法。蒸发原料的分子（或原子）的平均自由程长（ 10 -4 Pa 以下，达几十米），所以在真空中几乎不与其他分子碰撞可直接到达基片。到达基片的原料分子不具有表面移动的能量，立即凝结在基片的表面，所以，在具有台阶的表面上以真空蒸发法淀积薄膜时，一般，表面被覆性（覆盖程度）是不理想的。但若可将Crambo真空抽至超高真空（ <10 – 8 torr ），并且控制电流，使得欲镀物以一颗一颗原子蒸镀上去即成所谓分子束磊晶生长（ MBE ： Molecular Beam Epitaxy ）。
  （3） 溅镀（ Sputtering Deposition ） 所谓溅射是用高速粒子（如氩离子等）撞击固体表面，将固体表面的原子撞击出来，利用这一现象来形成薄膜的技术即让电浆中的离子加速，撞击原料靶材，将撞击出的靶材原子淀积到对面的基片表面形成薄膜。溅射法与真空蒸发法相比有以下的特点：台阶部分的被覆性好，可形成大面积的均质薄膜，形成的薄膜，可获得和化合物靶材同一成分的薄膜，可获得绝缘薄膜和高熔点材料的薄膜，形成的薄膜和下层材料具有良好的密接性能。因而，电极和布线用的铝合金（ Al-Si, Al-Si-Cu ）等都是利用溅射法形成的。最常用的溅射法在平行平板电极间接上高频（ 13.56MHz ）电源，使氩气（压力为1Pa ）离子化，在靶材溅射出来的原子淀积到放到另一侧电极上的基片上。为提高成膜速度， 通常利用磁场来增加离子的密度， 这种装置称为磁控溅射装置（ magron sputter apparatus ），以高电压将通入惰性氩体游离，再借由阴极电场加速吸引带正电的离子，撞击在阴极处的靶材，将欲镀物打出后沉积在基板上。一般均加磁场方式增加电子的游离路径，可增加气体的解离率，若靶材为金属，则使用DC 电场即可，若为非金属则因靶材表面累积正电荷，导致往后的正离子与之相斥而无法继续吸引正离子，所以改为RF 电场（因场的振荡频率变化太快，使正离子跟不上变化，而让RF-in 的地方呈现阴极效应）即可解决问题。 光刻技术定出 VIA 孔洞 
    沉积第二层金属，并刻蚀出连线结构。然后，用 PECVD 法氧化层和氮化矽保护层。 光刻和离子刻蚀 
  定出 PAD 位置。 最后进行退火处理 
  以保证整个 Chip 的完整和连线的连线性。
  相关仪器  8寸晶圆显微镜检测系统通过机械手将晶圆从片盒取出放在真空吸附托盘上，通过滑鼠或操作按键改变晶圆的转向以初步检查。显微镜平台可进行精密检测，能够观察晶圆微观的颗粒，划伤，污染等情况。这种机械手采用了直线型真空吸附结构，灵活可靠，显微镜平台能够提供40-1000倍的观察效果。它还可以提供多种灵活多变的晶圆检测模式，包含以下检测内容：晶圆ID、晶圆notch的方向、晶圆镟转角度及速度、晶圆微观的晶格等，并能够实现连续监控。
  企业前沿   台积电Q4晶圆产能增加 
  对于计算机产品而言，晶片可以说是其精髓所在，毕竟晶片的等级也就决定了产品的性能表现以及功耗、发热量等额外因素，作为晶片的前身，晶圆的品质和制程就成为消费者以及厂商所共同关心的，2009年9月，台积电传出讯息，将会在此后几个月里对40/45nm（40/45纳米）制程的300mm晶圆产品进行增产。
    在此之前的预测中，业内普遍分析认为第四季度的晶片销量将会有3%左右的下降，但是台积电对40/45nm制程300mm晶圆产品的增产决定依然没有受到影响，在2009年的剩余时间里，台积电的40/45nm制程300mm晶圆产品平均月产量将可能达到40000片，提升幅度达到了三分之一。 Intel、三星、台积电2012年投产450mm晶圆 
  2008年5月6 日，Intel宣布与三星、台积电达成合作协定，在2012年投产450mm晶片晶圆，预计会首先用于切割22nm工艺处理器，而这种处理器会在2011年底发布——当然首批还是采用300mm晶圆。
  晶圆尺寸的更新换代一般都需要十年左右，比如200mm晶圆是1991年诞生的，截至2008年，广泛使用的300mm晶圆则是Intel在2001年引入的，并首先用于130nm工艺处理器。事实上，仍有些半导体企业仍未完成从200mm向300mm的过渡，而Intel此番准备升级450mm必然会让半导体产业的晶片制造经济得到进一步发展。
  450mm晶圆无论是矽片面积还是切割晶片数都是300mm的两倍多，因此每颗晶片的单位成本都会大大降低。另外，大尺寸晶圆还会提高能源、水等资源的利用效率，减少对环境污染、温室效应全球变暖、水资源短缺的影响。
  当然，投资更大尺寸的晶圆是需要巨额投资的，一般来说年收入低于100亿美元的企业都无力承担。Intel虽然不存在这方面的困扰，但也没有单干，而是采取了和其他业界厂商合作的做法，以“帮忙降低风险和转换成本”。
  Intel、三星和台积电计画“与整个半导体产业合作，确保所有必需的部件、基础设施、生产能力都能在2012年完成开发和测试，并投入试验性生产”。
  在北京的2009年春季IDF上，Intel再次谈到了代号Larrabee的独立显示卡产品，而且由高级副总裁兼数字企业事业部总经理帕特·基辛格(Pat Gelsinger)第一次公开展示了相关晶圆。虽然看不清晶圆细节，但依稀可以辨别Larrabee核心相当巨大，颇有些65nm GT200的架势，估计能达到600平方毫米左右(65nm GT200是576平方毫米)。不过很遗憾，基辛格只是给了大家惊鸿一瞥的机会，并说Larrabee将于2009年底或2010年初发布，没有提及实际生产工艺和规格参数。至于有关Larrabee的技术细节，诸如编程模式之类的，相信除非专业研究不会感兴趣的。 非洲的晶圆级封装 
  没错，就是在非洲。NemotekTechnologie正在其位于摩洛哥拉巴特科技园（Moroo’sRabatTechnopolisPark）的先进的工厂设施里，制造晶圆级光学器件和封装。
  就在这家初创公司（Nemotek）的资金状况捉襟见肘的时候，他们获得了来自摩洛哥的一家投资公司CaissedeDépôtetdeGestion(CDG)的大力支持，迄今投资额达4000万美元之多。他们的目标是什么呢？在摩洛哥建立一个高科技制造的市场新领域。Nemotek去年创立，专注于设计和制造客制化的晶圆级摄像头，套用于诸如手机、PC、安防摄像头和其他手持设备中。 当你想到晶圆级光学器件和封装制造时，第一反应不太可能是非洲。但是位于摩洛哥首都拉巴特（Rabat）的NemotekTechnologie正在努力改变这个事实。
  最近，Nemotek公司10,000m2先进的制造和封装工厂设施的第一部分已经获得资格认证，并计画于今年晚些时候开始发货晶圆级镜头和摄像头。初始产能将为每年发货大约17,000片晶圆，但是Nemotek期望到2012年每年的产能能跃升至150,000片晶圆。据Nemotek公司的CEOJackyPerdrigeat介绍，Nemotek正从Tessera(SanJose)公司获得两项晶圆级技术的许可，覆盖晶圆级摄像头的封装和光学部分。.
  摩尔定律  一、摩尔定律的起源
  在计算机领域有一个人所共知的“摩尔定律”，它是英特尔公司创始人之一戈登·摩尔(Gordon Moore)于1965年在总结存储器晶片的增长规律时(据说当时在准备一个讲演)所使用的一份手稿。
  “摩尔定律”通常是引用那些讯息灵通人士的话来说就是：“在每一平方英寸矽晶圆上的电晶体数量每个12月番一番。”下面是摩尔在1965年的报纸上所引用的图：
  图中显示出电晶体密度每个12月增加一倍，然而，在摩尔的简短论著中并没有对这方面进行完整的论述。摩尔发表那篇论文的本意是为了探讨如何合理缩减积体电路电晶体体尺寸、降低制造成本的方法。更重要的是，他知道这种尺寸上的缩小将带来重要的意义：未来的积体电路将会更便宜、功能更多，可集成电晶体数量越多，从而使电子产品日趋廉价化、普及化，并终将对人类的生活、工作产生巨大影响。
    在摩尔定律中提到减少成本是积体电路最大的吸引力之一，并且随着技术发展，集成化程度越高，低成本的优点更为明显。对于简单的电路来说，每个部件的费用与电路中所含电晶体的数量成反比关系。但同时，随着集成度的提高，电路复杂性也随之提高，由此带来的制造成本也将提高。当然，应该注意到摩尔的原作仅仅只有4页纸的篇幅，而现在的文章篇幅却长多了。这是因为我们所说的“摩尔定律”这一个名称其实并不是十分严谨，因为它其实并非科学或自然界的一个定律，而至多也仅仅是一个规律，用来描述由于不断改进的半导体生产工艺所带来的一个指数级增长的独特发展规律。
  那么摩尔所提到的“最小元件成本的复杂性”究竟指什么呢？制造缺陷、制造成本与集成度之间又存在什么样的关系？让我们按照作者的本意来改写一下我们所熟知的“电晶体倍增定律”：使换算后每个电晶体制造成本达到最低的积体电路晶片所含的电晶体个数每年将倍增。
  经过这样改写的摩尔定律，或许就更加地贴近摩尔先生的本意了。但是仅凭这样的一句话，仍然很难准确地表达增加集成度所带来的每元件成本下降与积体电路制造成本间的互动关系，因此，在下面，我们将详细地举例说明，以便大家更透彻地了解摩尔定律的本质。
  二、摩尔定律与矽晶片的经济生产规模
  大多数读者都已经知道每个晶片都是从矽晶圆中切割得来，因此将从晶片的生产过程开始讨论。下面，是一幅集成晶片的矽晶圆图像。(右边的矽晶圆是采用0.13微米制程P4所用的矽晶圆。)
  通过使用化学、电路光刻制版技术，将电晶体蚀刻到矽晶圆之上，一旦蚀刻是完成，单个的晶片被一块块地从晶圆上切割下来。
  在矽晶圆图示中，用黄点标出的地方是表示这个地方存在一定缺陷，或是在矽晶圆被蚀刻入的电晶体起不了任何作用，这一切是由于制造技术限制而造成的，任何一个存在上面问题的晶片将因不能正常工作而被报废。上图中，一块矽晶圆中蚀刻了16个电晶体，但其中4个电晶体存在缺陷，因此我们就不得不把16个晶片中的4个报废掉(即占这块矽晶圆的1/4 )。如果这块矽晶圆代表我们生产过程中生产的所有矽晶圆，这意味着我们废品率就是1/4，这种情况将导致制造成本的上升。
  在无法对现在的制造进程进行实质性改进的情况下，我们有两个方法来降低电晶体报废率从而增加当前75%的良品率。其一就是改进我们的生产制程、最佳化加工过程，降低每块矽晶圆上的晶圆坏点密度。不过在我们讨论如何减少坏点密度之前，我认为应该花一点时间来让大家了解一下半导体的2个基本生产参数—矽晶圆尺寸和蚀刻尺寸。
  当一个半导体制造者建造一个新晶片生产工厂时，你将通常看到它上在使用相关资料上使用这2个数字：矽晶圆尺寸和特性尺寸。矽晶圆尺寸是在半导体生产过程中矽晶圆使用的直径值。总的来说，一套特定的矽晶圆生产设备所能生产的矽晶圆尺寸是固定，因为对原设备进行改造来生产新尺寸的矽晶圆而花费资金是相当惊人的，这些费用几乎可以建造一个新的生产工厂。这样我们就无法随心所欲地增大晶圆尺寸。
  你可能这样想像，矽晶圆尺寸越大越好，这样每块晶圆能生产更多的晶片。然而，矽晶圆有一个特性来限制制造商随意增加矽晶圆的尺寸，那就是在晶圆生产过程中，离晶圆中心越远就越容易出现坏点。因此从矽晶圆中心向外扩展，坏点数是呈上升趋势。半导体生产商们也总是致力于在尽量大的晶圆上控制坏点的数量，比如8086 CPU制造时最初所使用的晶圆尺寸是50mm，而现在英特尔已经开始使用300mm尺寸矽晶圆生产工厂生产新一代处理器。
    至于蚀刻尺寸是制造设备在一个矽晶圆上所能蚀刻的一个最小尺寸。因此当你听见P4采用0.13微米制程时，这
  8086有3u蚀刻尺寸，Pentium的蚀刻尺寸是0.8u，并且Pentium 4的蚀刻尺寸当前是0.13u，而目前英特尔的正在建造的矽晶圆厂能蚀刻0.09u的蚀刻尺寸。象矽晶圆尺寸一样，蚀刻尺寸也是被固定的，所有的矽晶圆制造厂都是按某几个特定的蚀刻尺寸来生产晶片。虽然在这篇文章中我们将进行关于蚀刻尺寸更多的谈论，但我们现在要指出的是—它是一个被固定的参数，也是不经常变化。下面我们将通过一个简单的例子，对矽晶圆尺寸和蚀意味意指Pentium 4的电晶体尺寸最小可以做成0.13微米那么大，就是说这个加工厂在晶
  圆上所能蚀刻的最小电晶体尺寸是0.13微米。你将通常看见“蚀刻尺寸”和“电晶体尺寸”这两个术语是可以交换使用的，因为在一志积体电路上的最重要的特性就是电晶体。
  专业术语  1.  Wafer Probe 晶圆 针测工序  2.  waferballing process 晶圆 球状化工艺  3.  bonded wafer已粘接 晶圆  4.  cassette, wafer 晶圆 匣  5.  tray, wafer 晶圆 承载器  6.  wafer tray 晶圆 承载器  7.  wafer cassette 晶圆 匣  8.  wafer aeptance (WAT) 晶圆 验收测试  9.  wafer 晶圆  10.  Wafer Mapping 晶圆 映射  11.  Wafer burn-in 晶圆 老化  12.  Multi Project Wafer多项目 晶圆  
   

5. 晶圆的介绍

晶圆是指硅半导体集成电路制作所用的硅晶片，由于其形状为圆形，故称为晶圆；在硅晶片上可加工制作成各种电路元件结构，而成为有特定电性功能之IC产品。晶圆的原始材料是硅，而地壳表面有用之不竭的二氧化硅。二氧化硅矿石经由电弧炉提炼，盐酸氯化，并经蒸馏后，制成了高纯度的多晶硅，其纯度高达99.999999999%。

6. 晶圆是什么

晶圆是微电子产业的行业术语之一。
高纯度的硅（纯度，99.99.....99，小数点后面9-11个9），一般被做成直径6英寸，8英寸或者12英寸的圆柱形棒。
集成电路生产企业把这些硅棒用激光切割成极薄的硅片（圆形），然后在上面用光学和化学蚀刻的方法把电路、电子元器件做上去，做好之后的每片硅片上有大量的一片片的半导体芯片（小规模电路或者三极管的话，每片上可以有3000-5000片），这些加工好的圆形硅片就是晶圆。
之后它们将被送到半导体封装工厂进行封装，之后的成品就是我们看到的塑封集成电路或者三极管了。

7. 晶圆是什么？

8. 晶圆是什么？